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跳頻通信信號(hào)源的研制
摘要：介紹了一種基于ＦＰＧＡ和ＤＤＳ（Ｄｉｒｅｃｔ Ｄｉｇｉｔａｌ Ｓｙｎｔｈｅｓｉｚｅｒ）技術(shù)的跳頻信號(hào)源實(shí)現(xiàn)方案。ＤＤＳ采用ＡＤ公司的最新頻率合成器件ＡＤ９８５２，其中頻率控制字存儲(chǔ)在ＦＰＧＡ內(nèi)部ＲＡＭ單元中， ＦＰＧＡ通過４０針總線接口向ＡＤ９８５２寫入頻率控制字。該信號(hào)源具有可編程、可升級(jí)的優(yōu)點(diǎn)。關(guān)鍵詞：ＤＤＳ ＦＰＧＡ 頻率合成器 跳頻通信
在眾多的通信技術(shù)中，擴(kuò)頻通信技術(shù)由于具有獨(dú)特的抗干擾能力以及寬的使用頻帶而在軍事通信領(lǐng)域倍受青睞。根據(jù)擴(kuò)頻通信調(diào)制方式的不同，它可以分為直接序列擴(kuò)頻方式（ＤＳ）、跳頻方式（ＦＨ）、跳時(shí)方式（ＦＴ）及兼有以上方式中二種以上的混合方式。其中跳頻通信具有保密性好、不易受遠(yuǎn)近干擾和多徑干擾的影響等優(yōu)點(diǎn)，是一種很有前景的通信方式。跳頻系統(tǒng)的頻率跳變，受到偽隨機(jī)碼的控制。不同的時(shí)間、不同的偽碼相位，頻率合成器產(chǎn)生的相應(yīng)頻率也不同。把跳頻系統(tǒng)的頻率跳變規(guī)律稱為跳頻圖案。跳頻圖案是時(shí)間和頻率的函數(shù)，故又稱為時(shí)間－頻率矩陣，簡(jiǎn)稱時(shí)頻矩陣。時(shí)頻矩陣可直觀描述出頻率跳變規(guī)律，如圖１所示。
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跳頻圖案的設(shè)計(jì)是跳頻通信系統(tǒng)的一個(gè)關(guān)鍵問題，直接影響到跳頻系統(tǒng)的保密、抗干擾、多址等性能。一般要求跳頻圖案的周期要長(zhǎng)，這就要求控制跳頻圖案的偽隨機(jī)碼周期要長(zhǎng)，即移位寄存器的級(jí)數(shù)要大。
１ 基于ＦＰＧＡ和ＤＤＳ技術(shù)的跳頻信號(hào)源設(shè)計(jì)
跳頻信號(hào)源即為載波頻率按照一定跳頻圖案跳變的信號(hào)發(fā)生器。設(shè)計(jì)一個(gè)性能優(yōu)異的跳頻信號(hào)源，困難在于其優(yōu)良的頻譜性能。筆者提出了一種基于ＦＰＧＡ?１??２?和ＤＤＳ技術(shù)的跳頻圖案的設(shè)計(jì)方案。指標(biāo)如下：６００跳／秒跳速；２０個(gè)跳頻點(diǎn)；３．４ＭＨｚ跳頻基帶；６８ＭＨｚ跳頻帶寬；１０６．７８ＭＨｚ～１７２．１４ＭＨｚ跳頻頻率中２０個(gè)頻點(diǎn)。ＤＤＳ采用ＡＤ公司的最新頻率合成器件ＡＤ９８５２，寫頻率控制字采用ＡＬＴＡＲＡ公司的可編程邏輯器件ＡＰＥＸ２０Ｋ系列中的ＥＰ２０Ｋ１００，其邏輯資源為１０萬門，兩者通過４０針總線接口相連?３?。其中，ＦＰＧＡ完成存儲(chǔ)頻率控制字、定時(shí)寫入頻率控制字的功能，ＡＤ９８５２則實(shí)現(xiàn)頻率合成輸出。頻率合成器ＤＤＳ是跳頻信號(hào)源中的一個(gè)關(guān)鍵部件，其原理如圖２所示。這種頻率合成器工作頻率高，可達(dá)ＧＨｚ數(shù)量級(jí)；分辨率高，可達(dá)１Ｈｚ以下，穩(wěn)定度高；體積小，重量輕，集成度高，這些都是其他頻率合成器件難以比擬的。ＡＤ９８５２是近年推出的高速芯片，具有小型的８０管腳表貼封裝形式，其時(shí)鐘頻率為３００ＭＨｚ，并帶有兩個(gè)１２位高速正交Ｄ／Ａ轉(zhuǎn)換器、兩個(gè)４８位可編程頻率寄存器、兩個(gè)１４位可編程相位移位寄存器、１２位幅度調(diào)制器和可編程的波形開關(guān)鍵功能，并有單路ＦＳＫ和ＢＰＳＫ數(shù)據(jù)接口，易產(chǎn)生單路線性或非線性調(diào)頻信號(hào)。當(dāng)采用標(biāo)準(zhǔn)時(shí)鐘源時(shí)，ＡＤ９８５２可產(chǎn)生高穩(wěn)定的頻率、相位、幅度可編程的正、余弦輸出，可用作捷變頻本地振蕩器和各種波形產(chǎn)生器。ＡＤ９８５２提供了４８位的頻率分辨率，相位量化到１４位，保證了極高頻率分辨率和相位分辯率，極好的動(dòng)態(tài)性能。其頻率轉(zhuǎn)換速度可達(dá)每秒１００×１０６個(gè)頻率點(diǎn)。在高速時(shí)鐘產(chǎn)生器應(yīng)用中，可采用外接３００ＭＨｚ時(shí)鐘或外接低頻時(shí)鐘倍頻兩種方式，給電路板帶來了極大的方便，同時(shí)也避免了采用高頻時(shí)鐘帶來的問題。在ＡＤ９８５２芯片內(nèi)部時(shí)鐘輸入端有４～２０倍可編程參考時(shí)鐘鎖相倍頻電路，外部只需輸入一低頻參考時(shí)鐘６０ＭＨｚ，通過ＡＤ９８５２芯片內(nèi)部的倍頻即可獲得３００ＭＨｚ內(nèi)部時(shí)鐘。３００ＭＨｚ的外部時(shí)鐘也可以采用單端或差分輸入方式直接作為時(shí)鐘源。ＡＤ９８５２采用＋３．３Ｖ供電，降低了器件的功耗。工作溫度范圍在－４０°Ｃ～＋８５°Ｃ。
本文采用ＡＤ９８５２所設(shè)計(jì)的頻率合成器結(jié)構(gòu)如圖３所示。ＤＤＳ模塊分成二路輸出：（１）第一路輸出
１００ＭＨｚ～１５０ＭＨｚ信號(hào)；（２）第二路輸出１５０ＭＨｚ～２００ＭＨｚ信號(hào)。其中ＤＤＳ輸出１２．５ＭＨｚ～２５ＭＨｚ的信號(hào)，經(jīng)ＳＷＣＯＮ開關(guān)分成兩路輸出，一路輸出１２．５ＭＨｚ～１８．７５ＭＨｚ信號(hào)，經(jīng)放大倍頻、濾波，輸出１００ＭＨｚ～１５０ＭＨｚ信號(hào)；另一路輸出１８．７５ＭＨｚ～２５ＭＨｚ的信號(hào)?經(jīng)放大倍頻、濾波?輸出１５０ＭＨｚ～２００ＭＨｚ 信號(hào)。
２ ＦＰＧＡ與ＤＤＳ接口設(shè)計(jì)
ＦＰＧＡ主要完成從外部向ＤＤＳ寫入頻率控制字功能，其中頻率控制字存儲(chǔ)在ＦＰＧＡ內(nèi)部ＲＡＭ單元中。雙方通過４０針總線連接，其中信號(hào)線為：８位數(shù)據(jù)線、６位地址線、復(fù)位信號(hào)、ｕｐｄａｔｅ ｃｌｋ（頻率跳變信號(hào)）、ｓｗｃｏｎ（開關(guān)：高頻段和低頻段轉(zhuǎn)換信號(hào)，當(dāng)ｓｗｃｏｎ為低時(shí)輸出高頻段，當(dāng)ｓｗｃｏｎ為高時(shí)，輸出低頻段）、ｗｒ（寫信號(hào)）。
ＡＤ９８５２用于頻率合成時(shí)工作在單頻模式（ｓｉｎｇｌｅ ｔｏｎ
ｅ ｍｏｄｅ）?其工作時(shí)序關(guān)系如圖４所示。
由圖４可以看出，首先必須對(duì)ＡＤ９８５２復(fù)位。復(fù)位信號(hào)為高有效，然后寫入頻率控制字，當(dāng)ｕｐｄａｔｅ ｃｌｋ有效時(shí)，即有頻率Ｆ１輸出。其中ＡＤ９８５２寫入頻率控制字分為并行寫入和串行寫入兩種模式，本文采用ＦＰＧＡ并行寫入方式。ＡＤ９８５２并行寫入頻率控制字時(shí)序關(guān)系如圖５所示。基于以上ＡＤ９８５２的工作時(shí)序關(guān)系，設(shè)計(jì)的ＦＰＧＡ－ＤＤＳ接口如圖６所示。發(fā)射ＦＰＧＡ采用一塊ＡＬＴＥＲＡ公司的ＡＰＥＸ２０Ｋ１００系列芯片，該芯片邏輯單元為４１６０個(gè)，最大ＲＡＭ容量為５３，２４８ｂｉｔ，完全能夠滿足生成跳頻圖案的要求。圖６中ｕｐｄａｔｅ為ＡＤ９８５２頻率字更新信號(hào)，根據(jù)指標(biāo)要求按１／６００ｓ更新一次頻率。圖６中２０進(jìn)制計(jì)數(shù)器對(duì)ｕｐｄａｔｅ信號(hào)進(jìn)行２０進(jìn)制計(jì)數(shù)。每計(jì)數(shù)一次，１６進(jìn)制計(jì)數(shù)器控制ＲＯＭ的低位地址輸出一組頻率控制字，由ＡＤ９８５２合成一個(gè)頻率；當(dāng)計(jì)滿２０次時(shí)，則依次輸出２０個(gè)頻點(diǎn)。２０組頻率控制字依次存放在ＦＰＧＡ內(nèi)部ＲＡＭ單元內(nèi)，由外部地址信號(hào)驅(qū)動(dòng)其按順序輸出。若要改變跳頻圖案，只需改變２０組頻率控制字存放順序，或者改變外部地址信號(hào)驅(qū)動(dòng)順序即可。采用頻譜儀觀察結(jié)果如圖７所示。由圖７可以看出，頻譜均勻分布在１００ＭＨｚ～１７０ＭＨｚ之間，各項(xiàng)指標(biāo)均達(dá)到預(yù)期要求。
本文討論了一種基于ＦＰＧＡ及ＤＤＳ技術(shù)設(shè)計(jì)的跳頻信號(hào)源。從實(shí)驗(yàn)結(jié)果可以看出，各頻點(diǎn)具有純凈的頻譜結(jié)構(gòu)、等間隔的跳頻帶寬。樣機(jī)測(cè)試結(jié)果證明所設(shè)計(jì)的信號(hào)源完全滿足指標(biāo)要求。
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